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全球IC设计的EDA供货商SpringSoft日前宣布Laker Blitz芯片层级版图编辑器已全球供货。 Laker Blitz是Laker定制自动设计和版图方案的最新成员，主要使用于集成电路芯片最后版图整修的应用，提供高速检视和编辑能力，有效提升版图到制造的芯片下线(tapeout)运作效率，适用于大量数据需求的设计， 如消费性电子产品中广泛使用的先进制程系统单芯片 (System-on-chip, SOC)和内存芯片设计。

芯片完工修整一直是时程压力极大的工作，它是物理设计(Physical Design)进入制造前的最后一个步骤。除了需要合并大量的版图文件(GDSII)，还要再执行设计规则检验(DRC)与完成最后的修正工作。而目前使用者多数利用既有版图工具或版图检视工具( mask viewer)的功能来完成此项工作。 然而这些工具并非专为芯片完工修整应用而设计，常因性能不佳或仅提供极少的编辑功能而导致工作效率低下。

相较之下，Laker Blitz为芯片完工修整需求而量身打造， 解决使用者所期面临的困扰，提升了速度和生产力。相较于传统的版图工具，能以5到20倍的高速输入或输出GDSII资料文件。与版图检视工具比较，它不仅提供健全的编辑功能，并支持工具指令语言TCL (Tool Command Language)，便于流程自动化之整合应用。

SpringSoft定制IC设计方案营销部资深处长Dave Reed 表示：“对于芯片完工修整的工作而言，目前的工具和所需的功能存在着不小的差距。传统版图编辑器速度太慢，版图检视工具不是没有编辑能力或是太少而难以使用，设计规则检验工具则未被适当的整合。Laker Blitz 兼俱速度、容量、与效率，可以显著地减化高密度芯片下线(tape-out)的工时和达成高质量的要求。”

光速般的版图

时下纳米级芯片设计的文件容量通常很大，Laker Blitz以创新技术提供快速输入、读写、编辑 、和输出超大容量的GDSII文件。在Laker Blitz的环境中，使用者能够轻易地加载、检视和操控全层级(Full-Hierarchy) 的芯片版图内容，也可执行子集(cell)、 指定范围、或是全芯片的设计规则检验与错误修正。并且可使用进阶功能来更进一步简化编辑和除错的工作，例如 Highlight-Net 等功能来追踪重要的连线。

SpringSoft Laker版图环境提供可控制的自动化和无可比拟的软件内部沟通能力，对于模拟、混合信号、和定制数字设计，用户能以较少的工作量来达成优质的版图结果。如今已有超过300家公司（包括很多家半导体领导公司）采用Laker版图系统于20纳米的设计中。 由于Laker Blitz是建构在已经被广泛采用的Laker定制自动版图系统的技术上，Laker的客户可以受惠于相同的使用接口、功能、及既有的工具指令语言(TCL)、和整合的sign-off设计使用规则检验工具，Laker Blitz将是芯片完工修整的最佳选择